全新 ISE 设计套件配置版本

赛灵思 ISE 设计套件 11.1提供了四种全新的不同配置版本：逻辑版本、嵌入式版本、DSP 版本和系统版本。每种版本都提供完整的设计流程，包括相关工具、针对特定领域和应用的IP，以及参考设计。

除了提供上述四种全新的ISE 设计套件配置版本外，赛灵思还继续推出 ISE WebPACK™软件（赛灵思工具流程的限定器件版）、SDK、ChipScope Pro 分析器、EDK和DSP（AccelDSP™ 综合工具和System Generator for DSP），作为独立的产品供用户添加到自己的流程中。

逻辑版本

全新逻辑版本是面向RTL设计的完整流程，其特性有助于缩短运行时间，提高存储器利用率、可用性、精确度，以及优化功耗等，相对于前一版本而言，不仅能将动态功耗降低高达 10%，存储器利用率提高28%，而且还可将布局和布线编译时间缩短1/2。

逻辑版本既可作为所有赛灵思设计人员所选版本流程的基础，也可作为一个独立的套件，其包括所有赛灵思老客户熟悉的工具。

逻辑版本包括 ISE Foundation™ 软件、PlanAhead™ 设计分析工具、带Serial I/O工具包的 ChipScope Pro 分析器、ISE Simulator 以及 CORE Generator™ 工具 IP。

逻辑版本：创建设计方案

在逻辑版本流程中，用户可在 ISE Foundation 中打开 ISE Project Navigator以启动项目。利用该工具，用户可启动 CORE Generator 界面并选择最适合设计需要的 IP 核。随后用户可用 Project Navigator 中的 HDL 编辑器来编写设计方案的 HDL 表示。CORE Generator 软件包括数百个针对专门领域和应用的内核，允许用户快速将预定义的功能添加到设计方案中，从而集中主要精力创建设计方案的增值部分。在 ISE 设计套件 11.1 工具中，赛灵思针对视频市场需求增加了新的IP，也为所有赛灵思内核提供了版本数据，使用户全面监控内核情况。

设计人员随后可用 ISE 设计套件 软件中的赛灵思存储器接口生成器 (MIG) 工具生成适用于赛灵思 FPGA 的存储器控制器和接口。MIG 工具还可生成未加密的 Verilog 或 VHDL 设计文件、UCF 约束文件、仿真文件和实施脚本文件，以简化设计流程。在上一版本的 ISE 设计套件 软件中，MIG 用户在修改存储器模块的引脚分配时必须了解布局、布线和时序限制情况。在 ISE 设计套件 11.1 中，赛灵思对相关工具进行了改进，布局和布线引擎在存储器接口的引脚分配发生变动时能自动实施设计方案（用户不必手动改变布局和布线限制）。此外，在将功能集成到设计方案中时，用户还能获得 PCIe® 接口内核的可预见时序功能。ISE 设计套件 11.1 工具目前支持 DDR3 SDRAM、DDR2 SDRAM、DDR SDRAM、QDRII SRAM、DDRII SRAM以及RLDRAM II。

用户选定模块并创建 HDL 表达后，即可综合设计方案，执行平面规划，并前瞻性地进行引脚分配。

针对逻辑综合，ISE 设计套件 软件提供了内置的 XST 综合引擎。在 ISE 设计套件 11.1 中，XST 综合的运行速度比上一版本平均提高 1.6 倍。

所有 ISE 软件版本的捆绑（包括 ISE WebPACK 工具）都免费配套提供 PlanAhead 软件的完整版。PlanAhead 工具是一款功能齐全的设计分析驾驶舱，提供了高级 FPGA 实施管理的关键特性，如I/O引脚分配、平面规划、设计分析和实施等功能。现在，我们可从 Project Navigator 中调用 PlanAhead 工具，执行引脚规划和平面规划等工作。此外该工具也可作为独立的可执行文件使用，提供高级实施和调试功能。

在 ISE 设计套件 11.1 中，用户能通过 PlanAhead 工具获得 ChipScope Pro 调试工具内核插入功能，其中包括全新向导功能，能帮助用户在所有设计方案中方便地插入测试监控逻辑，从而更方便地监控信号，随后还能通过 ChipScope Pro 工具查找错误。

设计人员可用 PlanAhead 软件的引脚布局功能来进行引脚分配，再将引脚布局信息发送给PCB 设计人员，从而尽早启动 PCB 开发工作。

逻辑版本用户还能在设计流程的各个环节利用 PlanAhead 软件中的 TimeAhead 功能来获得实施布局和布线估算，了解给定的平面规划安排对时序预算会产生什么影响。用户获得大致的平面规划后，就能利用实施运行功能。该功能驱动 ISE 软件的布局和布线引擎创建一种或多种不同设计实施方案，以及尝试多种不同的布局方案，并最终确定在单元利用率、节能和设计性能等方面表现最出色的布局方案。在布局过程中，用户可发现出现时序违规的区域，然后对功能和模块调整修改，优化设计方案，解决时序问题，并快速再次运行实施方案来比较结果。

逻辑版：采用 ISE 设计套件 验证设计方案

逻辑版还包含广泛系列的分析与测试工具，可帮助用户验证其设计方案的功能性、时序与功耗。

逻辑版针对逻辑仿真提供了 ISim 仿真器。此外也可使用 Mentor Graphics ModelSim Xilinx Edition (MXE-III)、Cadence NCSim 以及 Synopsys VCS 仿真器。在 ISE 11.1 软件中，ISim的运行速度比此前版本 10.1 (service pack 3) 快 2 倍。ISE 软件的逻辑版还集成了更快速的SecureIP 仿真模型，能对专用模块进行建模。此外，ISim 现在还提供了类似于示波器的波形察看器和导航功能，能编写 Switching Activity Interchange Format (SAIF) 以支持赛灵思 XPower工具的功率估算，同时还能导入和导出用户波形设置。

逻辑版针对功耗分析提供了 XPower Estimator 和 Analyzer 工具。用户首先通过输入频率、器件利用率以及 I/O 类型等数据完成 XPower Estimator 的数据表单，明确其设计方案的功耗目标。设计方案的放置和布线完成后，用户可使仿真器生成 VCD 文件，并用 XPower Analyzer 确保设计方案能够满足其功耗目标。

在逻辑版中，ChipScope Pro 工具使用户能直接在其设计方案中插入逻辑分析器、总线分析器以及虚拟 I/O 低规范软件内核 (Low-profile software core)。用户插入分析器 IP 后，即可查看嵌入式或软处理器等所有内部信号或节点，如同使用了外接示波器。

ISE 11.1软件还提供了 ChipScope Pro Serial I/O 工具套件作为 ISE 设计套件 各版本的标准特性。该工具使用户能够设置并调试 Virtex-4 FX、Virtex-5 LXT、Virtex-5 SXT、Virtex-5 FXT 以及 Virtex-5 TXT FPGA 串行 I/O 通道，测量多通道的比特误差率，在串行 I/O 通道与系统其他部分交互的同时实时调节高速串行收发器参数等。此外，该工具还包含支持所有标准串行 I/O 数据分组的内置模式生成器和模式接收机。

逻辑版：采用 ISE 设计套件 实施设计

逻辑版还包含更高性能的放置与布线引擎。

赛灵思已添加了最新的内置活动估算引擎来实施工具流程，能在设计的实施阶段自动识别功耗大的模块。识别出功耗大的模块之后，该工具可执行再综合任务，以便在相关模块中重新编辑可减少这些模块中开关元件的逻辑。

此外，赛灵思还在 ISE 软件中为放置和布线引擎添加了新的功耗降低特性。ISE 11.1 软件放置器现在可提供最新的时钟门控特性，在用户的指导下可采用全局时钟缓冲器来替代高扇出寄存器时钟启用机制，而该特性反过来不仅有助于减小布线电容，而且还能够最大限度地缩短连线长度，从而使器件的整体动态功耗锐降 10%。

除了低功耗特性之外，ISE 11.1 软件的放置与布线引擎与 10.1 版本相比运行速度快了 2倍，而 SmartGuide 中的增量实施引擎的运行时间也加快了 2 倍。此外，赛灵思还为 Linux版的放置和布线引擎添加了多线程放置支持，可充分发挥多内核处理器工作站的优势，从而帮助用户进一步加速放置与布线的运行时间。

此外，赛灵思还对 ISE 11.1 软件中的 SmartXplorer 进行了升级，其目前可支持计算中心的各个系统，使设计人员能够在整个计算主机网络上的执行多个实施运行。SmartXplorer 支持将实施运行提交给装入程序共享设备 (LSF) 与 Sun 网格引擎 (SGE) 分布式计算中心来处理，而 PlanAhead 软件还支持将实施运行提交给多个 Linux 主机来执行，从而可实现并行处理。