表1 列出了 Virtex-5 LX 器件和满足 600 Mb/s 数据速率下的 SSO 需求的最大数据总线宽度。

设计大容量或密集型存储器系统的另一个挑战是容量负载。高性能存储器系统可能需要由地址和命令信号共用的一条总线驱动的多存储器器件。大容量无缓冲 DIMM 接口就是一个例子。如果每个单列 DIMM 拥有 18 个组件，那么包含两个 72 位无缓冲DIMM 的接口可以在地址和命令总线上拥有多达 36 个接收器。由 JEDEC 标准推荐，并在通用系统中常见的最大负载是两个无缓冲 DIMM。总线上所产生的容量负载会极其庞大，导致信号边沿上升和下降需要多于一个时钟周期，从而使存储器器件的建立和保持出错。图12 所示为 IBIS 仿真所提供的眼图，使用的是不同配置：一个寄存

DIMM、一个无缓冲 DIMM 和两个单列无缓冲 DIMM。容量负载的范围从使用寄存DIMM 时的 2 个接收器到使用无缓冲 DIMM 时的 36 个接收器不等。

这些眼图清楚地显示了地址总线的容量负载效果;寄存 DIMM 提供地址和命令总线上一个打得很开的有效窗口。一个 DIMM 的眼张开度在 267 MHz 下仍然不错。然而，当负载为 32 时，地址和命令信号有效窗口便大为缩小，而传统的实现方法已不足以可靠地与两个无缓冲 DIMM 接口。

这个简单的测试示例说明负载会导致边沿明显变慢的同时，眼图在更高的频率下闭上。对于总线负载不可减少的系统，降低操作的时钟频率不失为使信号完整性维持在可接受水平上的一种方法。然而，还有其他方法可以在不降低时钟频率的情况下解决容量负载问题： 在可以往接口添加一个时钟周期的延迟的应用中，使用寄存 DIMM 可以是不错的选择。这些 DIMM 使用一个寄存器来缓冲地址和命令一类信号，从而降低容量负载。 使用基于在地址和命令信号上采用两个时钟周期(称为 2T 时序)的设计技术，地址和命令信号可以用系统时钟频率的一半发送。控制好存储器系统的成本和达到要求的性能一样，也是一个很大的挑战。降低电路板设计的复杂性并减少材料费用的一个方法是使用片上终端而不是电路板上的电阻器。Virtex-4 和 Virtex-5 系列 FPGA 提供一种称为“数控阻抗 (DCI)”的功能，在设计中实现该功能可减少电路板上的电阻器数量。MIG 工具有一个内置选项，允许设计人员在实现存储器接口设计时包含针对地址、控制或数据总线的上述功能。此时要考虑的一个权衡因素是当终端在片上实现时，片上与片外功耗孰优孰劣。

存储器接口的开发板

对参考设计进行硬件验证是确保解决方案严密可靠的重要最终步骤。Xilinx 已经验证了Spartan-3 系列、Virtex-4 和 Virtex-5 FPGA 的存储器接口设计。表2 所示为对于每一个开发板，所支持的存储器接口。

开发电路板的范围涵盖从低成本 Spartan-3 系列 FPGA 实现到 Virtex-4 和 Virtex-5FPGA 系列器件所提供的高性能解决方案。

结论

有了合适的 FPGA、软件工具和开发电路板这样的利器，使用 667 Mb/s DDR2SDRAM 进行存储器接口控制器设计便成为一个既快速又流畅的过程，无论是低成本应用还是高性能设计，都可以得心应手地完成。