控制器设计和集成

创建存储器控制器是一项极其复杂、精细的任务，FPGA 设计人员要解决面临的一道道难题，就需要 FPGA 随附的工具提供更新水平的集成支持。

为设计的完整性起见，对包括存储器控制器状态机在内的所有构建模块加以集成，十分必要。控制器状态机因存储器架构和系统参数的不同而异。状态机编码也可以很复杂，它是多个变量的函数，例如：

架构(DDR、DDR2、QDR II、RLDRAM 等)

组 (bank) 数(存储器器件之外或之内)

数据总线宽度

存储器器件的宽度和深度

组和行存取算法

最后，数据与 DQS 比 (DQ/DQS) 这类参数会进一步增加设计的复杂性。控制器状态机必须按正确顺序发出命令，同时还要考虑存储器器件的时序要求。

使用 MIG 软件工具可生成完整的设计。该工具作为 CORE Generator 参考设计和知识产权套件的一部分，可从 Xilinx 免费获取。MIG 设计流程(图9)与传统 FPGA 的设计流程非常相似。MIG 工具的优点是不必再为物理层接口或存储器控制器从头生成RTL 代码。

MIG 图形用户界面 (GUI) 可用于设置系统和存储器参数(图10)。例如，选定 FPGA器件、封装方式和速度级别之后，设计人员可选择存储器架构，并挑选实际存储器器件或 DIMM。同是这一个 GUI，还可用于选择总线宽度和时钟频率。同时，对于某些FPGA 器件，它还提供拥有多于一个控制器的选项，以适应多个存储器总线接口的要求。另外一些选项可提供对时钟控制方法、CAS 延迟、突发长度和引脚分配的控制。

用不了一分钟，MIG 工具即可生成 RTL 和 UCF 文件，前者是 HDL 代码文件，后者是约束文件。这些文件是用一个经过硬件验证的参考设计库生成的，并根据用户输入进行了修改。

设计人员享有完全的灵活性，可进一步修改 RTL 代码。与提供“黑匣子”实现方法的其他解决方案不同，此设计中的代码未加密，设计人员完全可以对设计进行任意修改和进一步定制。输出文件按模块分类，这些模块被应用于此设计的不同构建模块：用户界面、物理层、控制器状态机等等。因此，设计人员可选择对控制组存取算法的状态机进行自定义。由 MIG 工具生成的 Virtex-4 和 Virtex-5 DDR2 的组存取算法彼此不同。Virtex-5 设计采用一种最近最少使用 (LRU) 算法，使多达四组中的一行总是打开，以缩减因打开/ 关闭行而造成的开销。如果需要在一个新组中打开一行，控制器会关闭最近最少使用组中的行，并在新组中打开一行。而在 Virtex-4 控制器实现中，任何时候只有单个组有一个打开的行。每个应用都可能需要有自己的存取算法来最大化吞吐量，设计人员可通过改变 RTL 代码来修改算法，以更加适合其应用的访问模式。

修改可选代码之后，设计人员可再次进行仿真，以验证整体设计的功能。MIG 工具还可生成具有存储器校验功能的可综合测试平台。该测试平台是一个设计示例，用于Xilinx 基础设计的功能仿真和硬件验证。测试平台向存储控制器发出一系列写和读回命令。它还可以用作模板，来生成自定义的测试平台。

设计的最后阶段是把 MIG 文件导入 ISE 项目，将它们与其余 FPGA 设计文件合并，然后进行综合、布局和布线，必要时还运行其他时序仿真，并最终进行硬件验证。MIG软件工具还会生成一个批处理文件，包括相应的综合、映射以及布局和布线选项，以帮助优化生成最终的 bit 文件。

高性能系统设计

实现高性能存储器接口远远不止实现 FPGA 片上设计，它需要解决一系列芯片到芯片的难题，例如对信号完整性的要求和电路板设计方面的挑战。

信号完整性的挑战在于控制串扰、地弹、振铃、噪声容限、阻抗匹配和去耦合，从而确保可靠的信号有效窗口。Virtex-4 和 Virtex-5 FPGA 所采用的列式架构能使 I/O、时钟、电源和接地引脚部署在芯片的任何位置，而不光是沿着外围排列。此架构缓解了与 I/O 和阵列依赖性、电源和接地分布、硬 IP 扩展有关的问题。此外，Virtex-4 和Virtex-5 FPGA 中所使用的稀疏锯齿形封装技术能对整个封装中的电源和接地引脚进行均匀分配。这些封装提供了更好的抗串扰能力，使高性能设计中的信号完整性得以改善。图11 所示为 Virtex-5 FPGA 封装管脚。圆点表示电源和接地引脚，叉号表示用户可用的引脚;在这样的布局中，I/O 信号由足够的电源和接地引脚环绕，能确保有效屏蔽 SSO 噪音。

对于高性能存储器系统来说，增加数据速率并不总能满足需求;要达到希望的带宽，就需要有更宽的数据总线。今天，144 或 288 位的接口已经随处可见。多位同时切换可导致信号完整性问题。对 SSO 的限制由器件供应商标明，它代表器件中用户可为每组同时使用的信号引脚的数量。凭借稀疏锯齿形封装技术良好的 SSO 噪音屏蔽优势和同质的 I/O 结构，宽数据总线接口完全可能实现。