优势包括：

　　♦ 在设计过程中，能够在外设上完成简单的读/写操作
　　♦ 无需重新编译就能将测试模式写入存储器
　　♦ 通过AXI接口能够测试和校正IP核
　　♦ 能够检查任何AIX外设设备内的数据

　　集成串行I/O分析器

　　Vivado串行I/O分析器为基于FPGA的系统设计中日渐常用的高速串行I/O通道提供了一种快速、便捷的互动式设置调试方法。Vivado串行I/O分析器能够在串行I/O通道运行期间对多种高速串行I/O通道进行误码率(BER)测试，并实时调整高速串行收发器的参数。这款基于链路的Vivado串行I/O分析器，能够将系统中任何收发器的发射器(TX)连接到任何收发器的接收器(TX)。此外发射器和接收器无需采用相同的SerDes架构。Vivado串行I/O分析器还能够自动检测各条链路，让开发人员创建定制链路，执行2D眼图扫描并实时扫描收发器参数(如图11所示)。

图11：Vivado串行I/O分析器

　　理由九：采用C、C++和SystemC语言将验证速度提高100倍以上

　　如前文所讨论的，Vivado设计套件系统版本内置Vivado HLS，可帮助用户的设计团队用C、C++和SystemC语言迅速完成算法设计的创建与迭代工作，同时还在验证工作中发挥这些高级编程语言的高仿真速度优势。使用Vivado HLS定点和业界标准浮点math.h库，开发人员运用C函数规范即可快速为设计建模并完成设计迭代，然后仅根据时钟周期和吞吐量等考虑因素建立目标感知的RTL架构。将C、C++和SystemC语言用作初始设计和建模语言可极大地加快仿真速度(比RTL仿真速度快数千倍)。在一个视频设计实例中，10个经处理的视频帧的仿真速度采用C语言比采用HDL快12,000倍，如表2所示。

　　表2：Vivado设计套件的视频设计仿真速度快1.2万倍

　　总结

　　赛灵思Vivado设计套件是一种以IP和系统为中心的、领先一代的全新SoC增强型开发环境，用于解决系统级集成和实现工作中的生产力瓶颈问题。这套设计工具专为系统设计团队开发，旨在帮助他们在更少的器件中集成更多系统功能，同时提升系统性能，降低系统功耗，减少材料清单(BOM)成本。

　　Vivado设计套件由于如下九大理由，是帮助您实现上述这些目标的理想系统设计工具：

　　♦ Vivado设计套件可让用户进一步提升器件密度。
　　♦ Vivado设计套件可提供稳健可靠的性能，降低功耗以及可预测的结果。
　　♦ Vivado设计套件可提供无与伦比的运行时间和存储器利用率。
　　♦ Vivado HLS能够让用户用C、C++或SystemC语言编写的描述快速生成IP核。
　　♦ Vivado设计套件借助MathWorks公司提供的Simulink和MATLAB工具可支持基于模型的DSP设计集成。
　　♦ Vivado IP集成器突破RTL的设计生产力制约。
　　♦ Vivado集成设计环境为设计和仿真提供统一集成开发环境。
　　♦ Vivado设计套件提供综合而全面的硬件调试功能。
　　♦ Vivado HLS使用C、C++或CSystem语言可将验证速度提高100倍以上。

　　您的设计团队不妨立即试试Vivado设计套件，体验一下其带来的强大优势?