Virtex^®UltraScale和Kintex^®UltraScale系列成员在第二代3D IC中的连接资源数量以及相关的硅片间带宽都实现了阶梯式增长。布线资源和硅片间带宽的大幅增长确保了新一代应用能够在实现其高器件利用率的前提下达到目标性能和时序收敛。

　　智能、快速处理的挑战

　　对于任何高性能系统来说，无论目标是提高数据包吞吐量，还是增大DSP GMAC，亦或是增加屏幕的每秒显示像素，所面临的技术挑战都是相同的，如图6所示。　　

 

　　无论对于哪种应用，问题描述起来都很简单，即大量数据以数十至数百GB的速度通过多个高速串行端口进入系统。应将这些高速数据路由到处理逻辑并进行实时处理，这一般要求采用较高的DSP或包处理速度来应对高数据速率。输入数据和中间处理结果数据必须存储在系统中或靠近处理元件的地方，或者存放在与系统临近的大容量存储器内。数据经过处理后，必须路由至高速输出收发器进行发送。如图6所示：

　　• 通过高速串行线路实现系统数据的输入和输出要求利用可靠的多Gb串行收发器实现很高的I/O带宽。串行收发器必须可靠并具备非常低的误码率。
　　• 大量并行布局线路从多Gb串行收发器扇出至广泛的功能处理模块，这需要通过低时钟歪斜的宽扇出能力才能实现。布置大量并行总线的难度比较大。
　　• 要对海量数据流进行处理，就要采用高吞吐量的逻辑模块和DSP模块，并要通过高带宽存储器接口实现非常快速的内部与外部存储器访问能力。这种处理需求对任何架构的数据与时钟布线功能都来说都是一种严峻的考验。

　　必须在一定的功耗范围内满足所有性能指标。系统必须在有限的功耗和冷却限值内运行，如图7概念图所示。　　

 

　　UltraScale架构的组成部分针对新一代处理系统的众多复杂要求进行了调整。

　　提供海量I/O和存储器带宽

　　UltraScale架构能在显著增强高速SerDes收发器性能的同时大幅降低其功耗。VirtexUltraScale器件采用可支持5 Tbps以上串行系统带宽的新一代SerDes(收发器)。

　　基于UltraScale架构的GTY和GTH串行收发器包含内部变速箱(gearbox)逻辑，用于将多Gb/s的串行数据线速率转化成更宽的数据总线(几百MHz)，以便与片上逻辑和存储器速度相匹配。收发器的gearbox能消除在系统设计中因使用外部gearbox芯片而带来的成本。与之类似的是，基于UltraScale架构的GTY串行收发器所采用的集成分数锁相环(PLL)能够将一个参考时钟转换成多个线路速率，因此无需再使用外部的电压控制型晶体振荡器(VCXO)。仅这一项功能就可以节省数十个分立器件，并为采用众多不同线路速率高速串行端口的系统设计节省数百美元。

　　采用UltraScale架构的ASIC级串行收发器与早期器件中的收发器相比具备更高的灵活性，同时保留了赛灵思7系列ALL Programmable器件可靠的自适应均衡功能(自动增益控制、连续时间线性均衡、决策反馈均衡)。赛灵思的自适应均衡功能可以将误码率维持在无法检测到的水平(例如小于10-17)，并允许基于UltraScale架构的收发器直接驱动数GHz的高速背板。

　　提供超高的外部与内部存储器带宽

　　UltraScale架构能支持多个适用于DDR3/4的SDRAM存储控制器，并包含硬化的DDR物理层(PHY)片上模块，从而将存储器接口性能提升到了新高度。与早期器件相比，基于UltraScale架构的器件具备如下优势：

　　• 更多SDRAM控制器
　　• 更宽的SDRAM端口
　　• 更快的存储器端口