Xilinx UltraScale™ 架构针对要求最严苛的应用，提供了前所未有的ASIC级的系统级集成和容量。
UltraScale架构是业界首次在All Programmable架构中应用最先进的ASIC架构优化。该架构能从20nm平面FET结构扩展至16nm鳍式FET晶体管技术甚至更高的技术，同时还能从单芯片扩展到3D IC。借助Xilinx Vivado®设计套件的分析型协同优化，UltraScale架构可以提供海量数据的路由功能，同时还能智能地解决先进工艺节点上的头号系统性能瓶颈。这种协同设计可以在不降低性能的前提下达到实现超过90%的利用率。
UltraScale架构的突破包括：
• 几乎可以在晶片的任何位置战略性地布置类似于ASIC的系统时钟，从而将时钟歪斜降低达50%
• 系统架构中有大量并行总线，无需再使用会造成时延的流水线，从而可提高系统速度和容量
• 甚至在要求资源利用率达到90%及以上的系统中，也能消除潜在的时序收敛问题和互连瓶颈
• 可凭借3D IC集成能力构建更大型器件，并在工艺技术方面领先当前行业标准整整一代
• 能在更低的系统功耗预算范围内显著提高系统性能，包括多Gb串行收发器、I/O以及存储器带宽
• 显著增强DSP与包处理性能
赛灵思UltraScale架构为超大容量解决方案设计人员开启了一个全新的领域。
越多越好
自从“全面数字化”(all things digital)概念引入以来，“越多越好”成为了所有市场领域中数字系统的一种基本的、必然的发展趋势。这一期望成为了促使系统要求更高分辨率、更高带宽和更大存储量的基本动力。而“更多”这一理念同时从逻辑上也引发了如下事实的产生：
•更多的器件生成更多数据。
• 更多的数据意味着数据必须更快流动。
• 更多快速流动的数据要求计算速度更快。
• 更多的应用需要更快速地访问更多数据。
• 数据量的增长和数据速率的提高对数据完整性提出了更高要求。
目前几乎每个领域的数据创建和数据传输速率都在快速增长，这会加大对新型器件架构的需求，以应对如下问题所带来的重重挑战：
•海量数据流以及类似于ASIC的时钟布线
• 海量I/O和存储器带宽
• 更快的DSP和包处理
• 电源管理
• 多级安全
UltraScale架构：赛灵思的新一代All Programmable架构
为了达到每秒数百Gb的系统性能和全线速下的智能处理能力，并扩展到Tb级和每秒万亿次浮点运算，需要采用一种新的架构方案。为此，我们要做的不仅仅是简单地提高每个晶体管或系统模块的性能，或扩展系统中的模块数量，而是要从根本上改善通信、时钟、关键路径和互连功能，以满足海量数据流、实时数据包和图像处理需求。
UltraScale™ 架构通过在一个全面可编程(All Programmable)架构中应用最先进的ASIC 技术，可应对上述需要海量I/O和存储器带宽、海量数据流以及卓越DSP和包处理性能的挑战。。UltraScale架构经过精调可提供大规模布线能力并且与Vivado®设计工具进行协同优化，因此该架构的利用率达到了空前的高水平(超过90%)，而且不会降低性能。
UltraScale架构是业界首次在All Programmable架构中应用最先进的ASIC架构优化该架构能从20nm平面FET结构扩展至16nm鳍式FET晶体管技术甚至更高的技术，同时还能从单芯片扩展到3D IC。UltraScale架构不仅能解决系统总吞吐量扩展和时延方面的局限性，而且还能直接应对先进工艺节点上的头号系统性能瓶颈，即互连问题。
Xilinx UltraScale架构旨在满足下一代系统级性能要求。(见图1)
赛灵思对UltraScale架构进行了数百项设计提升，并将这些改进实现有机结合，让设计团队能够打造出比以往功能更强、运行速度更快、单位功耗性能更高的系统。见图2。
