“All Programmable”器件具体是指什么东西?

　　就 28nm 工艺而言，赛灵思开发出了许多类型的可编程技术，从逻辑和 IO、软件可编程 ARM 处理系统、3D-IC、模拟混合信号(AMS)、系统到 IC 设计工具以及 IP 等。赛灵思将上述可编程技术进行不同组合，然后集成到”All Programmable”器件中，如目前发货的基于堆叠硅片互联技术 (SSIT) 的 Virtex-7 2000T FPGA 和 Zynq-7000 可扩展处理平台 (EPP) 以及支持高级模拟混合信号(AMS)、高性能 SERDES 和 PLL 到可编程数据转换器资源的 FPGA。

　　Vivado 设计套件能帮助客户实现哪些此前无法实现的工作?

　　当设计人员在汽车、消费类、工业控制、有线与无线通信、医疗等众多应用中采用新一代“All Programmable”器件来实现可编程逻辑或者可编程系统集成时，Vivado工具有助于提高他们的生产力。尤其是进行新一代设计，如上所述，工程师可用 Vivado 工具解决集成和实现方面存在的诸多生产力瓶颈问题。

　　学习使用 Vivado 设计套件难不难?

　　学习使用按钮式 Vivado 集成开发环境(IDE) 对大多数用户而言应当相对比较简单，特别是用户已有 ISE PlanAhead 工具的使用经验，那就更容易了。随着用户不断熟悉 Vivado IDE，还可利用不断推出的新特性以及 GUI 内置的分析和优化功能，轻松优化性能、功耗和资源利用。

　　-- 技术问题 --

　　是否支持部分可重配置功能?

　　支持。2012 年底的 beta 版本中将提供部分可重配置功能。2012 年内，需要部分可重配置功能的用户用户还需要继续使用 ISE。

　　Vivado 综合技术与赛灵思综合技术 (XST) 有何不同?

　　Vivado 综合技术基于经业界验证的 ASIC 综合技术，能扩展适应于极大型设计。它可支持 SystemVerilog、SDC、TCL 等，并采用 Vivado共享的可扩展数据模型支持整个流程的交叉测试。

　　新工具与 ISE 间能否支持项目的移植?

　　ISE 项目浏览器和 PlanAhead 项目能移植到 Vivado IDE，但 Vivado 项目无法移植到 PlanAhead。除约束文件，包括源文件列表在内的所有其它项目设置均能进行传输。客户必须创建赛灵思设计约束 (XDC) 格式的约束条件，并将其单独添加到项目中。

　　Vivado IP 集成器为什么优于竞争工具?

　　设计人员可利用 Vivado 以图形的形式创建 IP 系统，或利用 Tcl、参数传递、Vivado 仿真和 ChipScope 集成等，专门针对调试设计。从实现工具(报告、布局规划、原理图)返回 IPI的交叉测试可加速融合，这也是一大优势。

　　Vivado 仿真器与 ISim 有什么不同?

　　Vivado 仿真器采用全新的引擎，紧密集成于 Vivado IDE 中。该引擎的速度比 ISim 快 3 倍，而占用的存储器容量却仅为一半。它完全集成于 Vivado IDE，能够通过 Tcl 更好地控制仿真器操作。

　　Vivado 仿真器能否使旧版架构设计符合 7 系列要求?

　　一般说来，赛灵思建议用户采用原生架构。不过 Vivado 支持旧版架构的程度与 ISE 针对所有 Virtex 级别器件的支持相同。

　　Vivado 仿真器是否支持 VHDL 和 Verilog 的时序仿真?

　　Vivado 仅为 Verilog 的时序仿真提供支持。但是 Vivado 可为 Verilog 和 VHDL 以及混合语言提供功能仿真支持。

　　Vivado 为什么不支持 VHDL 时序仿真?

　　VHDL 时序仿真是基于 VITAL 的仿真，该标准速度很慢，限制性较大，且已长期未进行更新。

　　客户能否用 Mentor、Synopsys、Cadence 和 Aldec 编译赛灵思仿真库?

　　可以。Vivado 设计套件可提供名为 compxlib 的 TCL 命令以编译仿真库。

　　Vivado 仿真器是否支持 SystemVerilog 或硬件协仿真?

　　我们计划在今后发布的软件版本中为二者提供支持。