可编程技术势在必行——用更少的资源实现更多功能、随时随地降低风险、使用可编程硬件设计平台快速开发差异化产品——驱使人们不断探索能够提供更大容量、更低功耗和更高带宽的 FPGA 解决方案，用来创建目前 ASIC 和 ASSP 所能提供的系统级功能。

　　赛灵思已经开发出一种创新型 FPGA 设计和制造方法，能够满足“可编程技术势在必行”的两大关键要求。堆叠硅片互联技术是新一代 FPGA 的基础，不仅超越了摩尔定律，而且实现的功能能够满足最严格的设计要求。利用该技术，赛灵思缩短了批量交付最大型 FPGA所需的时间，从而可以满足最终客户的批量生产需求。本白皮书将探讨促使赛灵思开发堆叠硅片互联技术的技术及经济原因，以及使之实现的创新方法。

　　介绍

　　随着 FPGA 的作用在系统设计中日益凸显，设计日趋庞大和复杂，需要更大的逻辑容量和更多的片上资源。到日前为止，FPGA 主要遵循摩尔定律的发展速度来应对这种需求，每一代新工艺技术增加近两倍的逻辑容量。然而，要跟上当今高端市场的需求增长步伐，就需要必须超越摩尔定律。

　　每一代FPGA 新推出时， 那些FPGA 技术最积极的采用者，总是急切盼望着率先采用其中容量最大、带宽最高的器件。但是，在产品生命周期的早期阶段构建大型 FPGA 器件存在的种种挑战，将会限制器件批量供货的能力，无法满足这些客户的量产需求。这是因为实现可重编程技术的电路开销会影响最大型 FPGA 器件的可制造性，进而影响供货。在新工艺节点的初期阶段，缺陷密度较高，芯片良率会随芯片尺寸的增加而迅速下降。随着制造工艺的成熟，缺陷密度降低，大型芯片的可制造性会显著提升。

　　因此，虽然最大型的 FPGA 器件在产品推出时供货不足，但随着时间的推移，最终可以成批供货，满足最终客户的批量需求。为顺应“可编程技术势在必行”这一发展趋势，少数处于领先地位的客户要求赛灵思在产品推出后尽快为他们提供批量生产所需的最大型 FPGA 器件。

　　例如，通信市场要求 FPGA 集成数十个串行收发器以及更多互联逻辑和block RAM，以支持高级数据处理和流量管理，同时外形尺寸和功耗还应不超过目前的水平。为获得先发优势，设备制造商希望能够尽快启动新产品的生产。

　　为了满足上述需求，赛灵思采用创新方法构建FPGA， 使其与最大型 FPGA 芯片相比，带宽和容量相当甚至更高，同时还具备小型芯片加速批量生产的制造和快速上市优势。。这些优势的实现得力于堆叠硅片互联技术。该技术使用带微凸块的硅中介层和硅通孔 (TSV)，将多片容易制造的 FPGA 芯片Slice 集成在单个封装内。

　　多个 FPGA 互联面临的挑战

　　堆叠硅片互联技术解决了之前试图通过将两个或多个 FPGA 进行逻辑互联，创建出更大型的“虚拟 FPGA”，最终实现复杂设计时遇到的种种挑战：

• 　　可用 I/O 数量有限，不足以连接用以供分区设计中不同 FPGA 间信号传输的复杂网络，同时也难以连接 FPGA 到系统其它器件;
• 　　FPGA 间信号传输造成的时延会限制性能;
• 　　使用标准的器件 I/O 来创建多个 FPGA 之间的逻辑连接会增加功耗。

　　主要挑战：有限的连接功能与带宽

　　SoC设计由数百万个走线复杂的门电路连接构成，走线网络的形式包括多条总线、复杂的时钟分配网络和众多控制信号。要成功地将 SoC 设计在多个FPGA 间进行分区，就需要大量的 I/O 来实现在 FPGA 之间延伸的网络。采用总线宽达 1,024 位的 SoC 设计，即便使用可用引脚数最多的 FPGA 封装，工程师都必须采用效率较低的数据缓存及其他设计优化手段，来实现高性能总线和其他关键路径所需的成千上万条线路的一对一连接。

　　封装技术是造成这种 I/O限制的主要因素。目前最先进的封装技术能够提供约 1,200 个I/O 引脚，远远低于要求的 I/O 总数。

　　在芯片层，I/O 技术还存在另一项限制，因为每一代新工艺节点的 I/O 资源发展速度跟不上互联逻辑资源的发展速度。与用于构建 FPGA 核心的可编程逻辑资源的晶体管相比，构成器件 I/O 结构的晶体管必须更大，才能提供电流和承受芯片间 I/O 标准规定的电压。因此，增加芯片上的标准 I/O 数量不是实现多个 PFGA 芯片互连的可行解决方案。

　　主要挑战：时延过大

　　时延增大是多个FPGA 实现的另一个问题。标准器件 I/O 带来的引脚间延迟会降低多个 FPGA 上的整体电路性能。另外，通过在标准 I/O 上采用时域多路复用 (TDM) 和在每个 I/O 上运行多个信号，来增加虚拟引脚数，这会带来更大的时延，进而将 I/O 速度降低4~32倍甚至更多。速度降低通常对 ASIC 原型设计和仿真来说是可以接受的，但对终端产品应用来说往往速度过慢。

　　主要问题：功耗增大

　　时域多路复用方法也会带来更大的功耗。标准器件 I/O 引脚用于驱动多个 FPGA 间通过 PCB 走线实现的数百个封装互联，比用于连接单芯片上逻辑网络时的功耗更大。

　　同样，多芯片模块 (MCM) 技术也能通过将多个 FPGA 芯片集成于单个封装中来减少尺寸，并受困于有限的 I/O 数量、时延增大和功耗增加等同样的限制。

　　赛灵思堆叠硅片互联技术

　　为了克服这些限制和障碍，赛灵思已经开发出一种新的方法来实现大容量 FPGA 的批量生产。该新型解决方案能够大量增加连接的数量，实现多个芯片间的高带宽连接。与多个FPGA方法相比，还能显著降低时延和功耗，同时能在单个封装中集成大量互联逻辑和片上资源。

　　在 FPGA 系列的密度范围内，中密度器件是“最佳选择”。这是因为与前代器件相比，同一芯片尺寸上的容量和带宽有显著提升，而与同一系列中的最大型器件相比，它们能够在 FPGA 产品生命周期的早期阶段就可以交付。因此，通过将多个这种芯片集成到单个器件内，就可以达到并超过最大型单片器件所提供的容量和带宽，但同时又具有小型芯片的生产优势和即时量产优势。