图 4：两个 FPGA 板必须精确同步，图中的时钟原理可以确保这种一致性。

　　外部 10MHz 时钟按同样的方式完成时钟信号到达、发送、再回到两个 ADC 的过程，也就是说，外部触发采用与内部时钟相同的方法来确保两块板都能够实现同步触发。

　　独特的性能带来的优势

　　我们在设计中充分利用了赛灵思 FPGA 架构提供的一些新颖的功能。例如，我们使用IODELAY 原语在引脚上调整路径时延，这样我们就能够补偿走线长度的差异。这项功能非常重要，因为从 ADC 到 FMC 的数据路径长度不等。如果我们不补偿路径时延，ADC 输出的数据就是无用数据。ADC 输出的数据在 250MHz 时钟下以双倍的速率输出，因此有效数据单元之间的时间间隔仅有 2ns。IODELAY 可以让我们按 125ps 的步长非常精确地调整数据路径。

　　同样重要的是混合模式时钟管理器 (MMCM)，它的作用是执行诸如乘法和相移等时钟管理任务。在级联模式下，即把一个 MMCM 与另一个相连，我们可以使用原始的 10MHz 时钟生成多种时钟。这其中就包括 250MHz 的 ADC 采样时钟以及我们用于其它目的的其它时钟。

　　图 5：FPAG 数据采样盒由赛灵思的 ML605 评估板、4DSP 的 FMC108 ADC 板和我们自己开发的 FMC/PMOD 插头板组成。我们把 ADC SSMC 接插件在内部连接到前板上的 SMA 隔板上，以延长 ADC 模拟连线的寿命。

　　我们还充分发挥 BUFGMUX_CTRL 和 IDDR 原语的作用。由于我们的系统需要在内部时钟和外部 10MHz 时钟之间切换，非常重要的是这种切换不得产生脉冲。运用 BUFGMUX_CTRL原语可以保证这一点。该原语还可用于标准逻辑，比如触发器(不一定是用于时钟的)。但是需要将属性 IGNORE0、IGNORE1 设置为 1，以绕开去脉冲电路，否则逻辑不能通过。