1)DLL模块

　　DLL 主要由一个延时线和控制逻辑组成。延时线对时钟输入端CLKIN产生一个延时，时钟分布网线将该时钟分配到器件内的各个寄存器和时钟反馈端CLKFB;控制逻辑在反馈时钟到达时采样输入时钟以调整二者之间的偏差，实现输入和输出的零延时，如图3所示。具体工作原理是：控制逻辑在比较输入时钟和反馈时钟的偏差后，调整延时线参数，在输入时钟后不停地插入延时，直到输入时钟和反馈时钟的上升沿同步，锁定环路进入“锁定”状态，只要输入时钟不发生变化，输入时钟和反馈时钟就保持同步。DLL可以被用来实现一些电路以完善和简化系统级设计，如提供零传播延迟，低时钟相位差和高级时钟区域控制等。

　　在Xilinx芯片中，典型的DLL标准原型如图4所示，其管脚分别说明如下：

　　CLKIN(源时钟输入)：DLL输入时钟信号，通常来自IBUFG或BUFG。

　　CLKFB(反馈时钟输入)：DLL时钟反馈信号，该反馈信号必须源自CLK0或CLK2X，并通过IBUFG或BUFG相连。

　　RST(复位)：控制DLL的初始化，通常接地。

　　CLK0(同频信号输出)：与CLKIN无相位偏移;CLK90与CLKIN 有90度相位偏移;CLK180与CLKIN 有180度相位偏移;CLK270与CL KIN有270度相位偏移。

　　CLKDV(分频输出)：DLL输出时钟信号，是CLKIN的分频时钟信号。DLL支持的分频系数为1.5，2，2.5，3，4，5，8 和16。

　　CLK2X(两倍信号输出)：CLKIN的2倍频时钟信号。

　　LOCKED(输出锁存)：为了完成锁存，DLL可能要检测上千个时钟周期。当DLL完成锁存之后，LOCKED有效。

　　在FPGA 设计中，消除时钟的传输延迟，实现高扇出最简单的方法就是用DLL，把CLK0 与CLKFB相连即可。利用一个DLL可以实现2倍频输出，如图5所示。利用两个DLL 就可以实现4倍频输出，如图6所示。

　　2)数字频率合成器

　　DFS 可以为系统产生丰富的频率合成时钟信号，输出信号为CLKFB和CLKFX180，可提供输入时钟频率分数倍或整数倍的时钟输出频率方案，输出频率范围为 1.5～320 MHz(不同芯片的输出频率范围是不同的)。这些频率基于用户自定义的两个整数比值，一个是乘因子(CLKFX_ MULTIPLY)，另外一个是除因子(CLKFX_ DIVIDE)，输入频率和输出频率之间的关系为：

　　比如取CLKFX_MULTIPLY = 3，CLKFX_DIVIDE = 1，PCB上源时钟为100 MHz，通过DCM 3倍频后，就能驱动时钟频率在300 MHz的FPGA，从而减少了板上的时钟路径，简化板子的设计，提供更好的信号完整性。