1. 赛灵思于2013年12月10日发布什么消息?
　　赛灵思今天宣布推出20nm All Programmable UltraScale™产品系列，并配套提供产品技术文档和Vivado^®设计套件支持。继2013年11月首款20nm芯片发货后，赛灵思继续积极推动UltraScale器件系列发货进程。该器件系列采用业界唯一的ASIC级可编程架构以及Vivado ASIC增强型设计套件和UltraFast™设计方法，提供了可媲美ASIC级的性能优势。

　　此外，赛灵思还宣布了一项新纪录，作为UltraScale产品系列之一，赛灵思此次推出的Virtex^® VU440^® UltraScale™器件，将业界最大容量器件的容量翻番，达到440万个逻辑单元。Virtex VU440 UltraScale器件的推出， 让赛灵思在器件密度方面的优势从28nm的2倍提升到20nm的4倍，容量超过了所有其他任何可编程器件。

　　2. 赛灵思实现的系统级性能和集成度提升1.5倍到2倍，领先整整一代。这具体是什么含义?
　　分析赛灵思采用20nm工艺推出的UltraScale器件的特性和功能，我们看到竞争对手需要发展到14nm工艺节点才能与赛灵思目前的水准持平。主要对比如下：

　　3. ASIC级UltraScale架构能为赛灵思FPGA、3D IC和SoC带来哪些优势?
　　该架构在布线、类似ASIC时钟分布、逻辑架构以及针对关键路径优化的重要模块级创新等方面具有明显的优势。这些增强功能可以满足客户在海量数据流、I/O带宽以及实时数据包、 DSP和图像处理等方面更高性能设计的要求。UltraScale架构创新技术与Vivado设计套件结合使用，可在不降低性能的前提下实现90%以上的器件利用率。

　　首批Kintex^®和Virtex^® UltraScale器件的推出将进一步扩展赛灵思的All Programmable产品系列。

　　4. UltraScale架构如何应对海量数据流挑战?
　　新一代布线方案 - UltraScale新一代互连架构与Vivado设计套件进行了协同优化，在可编程逻辑布线方面取得了真正的突破。赛灵思将精力重点放在了解和满足新一代应用对于海量数据流、多Gb智能包处理、多Tb吞吐量以及低时延方面的要求。通过分析得出的结论，就是在这些数据速率下，互连问题已成为影响系统性能的头号瓶颈。UltraScale布线架构可大幅降低高性能高吞吐量设计的布线拥塞问题。结论显而易见：只要设计合适，布局布线就没有问题。

　　类似ASIC时钟功能 - UltraScale架构通过解决时钟偏移、大量总线布局以及系统功耗管理等基础问题，实现极高的新一代系统速率，有效应对海量数据流挑战。凭借UltraScale类似ASIC的多区域时钟功能，设计人员可以将系统级时钟放置在最佳位置(几乎可以是芯片上的任何位置)，使系统级时钟偏移大幅降低达50%。较低的时钟偏移可提高整体系统时序容限，支持更高系统频率。

　　逻辑基础设施增强 - UltraScale架构提供增强型可配置逻辑块(CLB)，能最有效地利用可用资源，从而减少整体互联或线长。现有CLB结构的所有区域都经过分析，探索如何更有效地利用组件。增强功能均支持Vivado软件工具在CLB上放置更多通常不相干的组件，从而打造出一款运行性能高、功耗尽可能低、具有高整体器件利用率的紧凑设计方案。