要想对设计进行手动编辑，首先需要在FPGA Editor中开启读/写(read/write)权限。在菜单条中点击File → Main Properties。在此菜单下，可以调整编辑模式(从No logic Change到Read/Write)。点击Apply，现在就可以开始对设计进行编辑了。在下一步利用FPGA Editor记录对设计进行的所有修改时，只需要简单地从菜单条中点击Tools → Scripts →Begin Recording。FPGA Editor将会提示输入一个脚本名字(如patch.scr)。输完脚本名字，就可以对设计进行必要的修改了。

　　在设计中运行设计规则检查(DRC)来看一下是否有规则冲突的红色标志是一个很好的方式。在我的设计例子中，有14条警告，但都可以忽略。下一步我们将需要定位interface_clk使用的DCM，并为此DCM的90度相移输出创建另一个称为DCM_clk90_out的时钟。这需要利用全局时钟布线资源将时钟连接到BUFG。要增加一个BUFG，先在FPGA构造中找到一个未用的BUFG位置，右击并选择 Add(添加)。然后，工具会提醒你为BUFG命名(clk90_bufg)并确定其类型：BUFG(参见图1)。

　　图1 属性窗口允许用户配置并命名选定的逻辑项目

　　创建了新的BUFG，就需要将其输入和输出连接到适当的位置。在本例中，DCM的90度相移输出将驱动BUFG。在窗口Array1中，点击DCM的90度输出端衰减器，在窗口Array2中，点击BUFG的输入端衰减器，同时按住Ctrl键，可实现连接。然后释放Ctrl键，点击鼠标右键并选择Add。工具会提示为新网络连接输入名字。这样就将DCM 和 BUFG通过新网络连接到一起了(参看图2)。

　　图2 在两个逻辑项目中手动布线时，如红色三角所示，使用两个Array窗口可以轻松选择源头和目标