你可以在没有设计网表的情况下使用PinAhead来尝试器件资源，或者直接开始I/O引脚规划流程。 封装引脚视图(“Package Pins” view)根据器件数据表列出了器件封装技术参数，因此大多数情况下在进行引脚配置时都不再需要去参考器件数据手册。 封装引脚视图以列表形式对I/O组(bank)进行了分类，因此可以同时在器件和封装视图中交叉选择和高亮显示I/O组。 视频清晰显示出物理引脚位置和裸片中的I/O盘的关系，从而简化了I/O组的优化选择。 封装引脚视频还显示了I/O组中每一引脚的信息。

　　你可以利用PinAhead接口从头开始创建I/O端口，也可以从CSV格式数据表、HDL源文件头或综合后的网络和UCF格式约束文件中导入I/O端口。 I/O端口视图(“I/O Ports” view)显示出设计中定义的所有I/O端口信号，总线文件夹则显示分组的总线和差分对信号。

　　你可以按不同方式对封装引脚和I/O端口视图进行排序。 可以切换列表视图显示基于分类的列表或全部列表，或者点击鼠标对封装引脚视图进行排序，显示所有可用的全局时钟或地区时钟引脚。 同时还可以将信息导出到CSV格式数据表，做为引脚配置的出发点。

　　PinAhead还提供了一个界面，支持有选择地禁止PinAhead将I/O端口分配给某些I/O引脚、I/O引脚组或I/O组。 可以在封装引脚、器件或封装视图中选择和禁止引脚。 例如，你可以对封装引脚视图(Package Pins view)排序并禁止所有VREF引脚。

　　PinAhead允许将相关的I/O端口和总线组合为“接口”(interface)。 这样组合使你可以将相关I/O端口做为单个实体处理，从而简化了I/O端口管理和分配任务。 接口组合功能可以更容易地可视化显示和管理与特定逻辑接口相关联的所有信号。

　　可方便地在设计间拷贝接口，或者利用接口组合生成特定接口的PCB原理图符号。 组合后的接口在I/O端口视图中以可扩展文件夹的形式出现，通过在视图中选择I/O端口并将其拖动到接口文件夹，可以将额外的I/O端口添加到接口组合中。

　　当创建I/O端口时，可将其分配到封装引脚或I/O盘(pad)。 在此之前，最好先检查一下I/O端口的最初PCB互连草图并与PCB设计人员协商，了解布放不同I/O端口接口的相关位置和其它需考虑的因素。 适当的总线顺序和边缘距离有PCB布线非常有帮助，可以大大节约设计时间。

　　通过将单个引脚、总线和接口拖动到器件或封装视图，可以将它们分配到I/O引脚。 利用不同的分配模式，可以将引脚组分配给选定的I/O引脚。 可用的模式包括“Place I/O Ports in an I/O Bank,” “Place I/O Ports in Area,” 以及 “Place I/O Ports Sequentially.”。

　　每种模式提供了将I/O端口分配到引脚的不同分配方式。 利用这些模式，可以通过鼠标光标处弹出的窗口了解你所分配的端口数量信息。 直到分配了所有选定I/O端口之前，这一模式一直保持。

　　器件视图(Device view)以图形方式显示所有时钟区域和时钟相关的逻辑对象，从而使时钟相关的I/O分配更容易、更直观。 选择一个时钟区将会显示所有I/O组、时钟相关的资源以及与其相关的器件资源。

　　PlanAhead软件试图保证你在引脚分配时始终符合规则。 在你的指引下，PlanAhead工具将差分以端口分配给适当的引脚对。 当交互式指定I/O端口时，工具会运行规则检查(DRC)来保证布局是合乎规则的。

　　工具缺省设置运行在交互DRC模式，当然你也可以选择关闭这一模式。 工具会检查电压冲突、VREF引脚或I/O标准冲突，以及位于GT器件附近的噪声敏感引脚。 当发现错误或问题时，工具会显示一条提示信息(Tooltip)，告诉你为什么不能够将某个I/O端口分配给特定的引脚。

　　通过激活 PinAhead的 “Autoplace”命令，还可以让其自动分配所有或任何选择的I/O端口到封装引脚。 Autoplace命令将会遵守所有I/O标准和差分对规则，并正确布署全局时钟引脚。 该命令还会尝试尽量将I/O端口组合为接口(interface)。

　　器件视图(Device view)以图形方式显示所有时钟区域和时钟相关的逻辑对象，从而使时钟相关的I/O分配更容易、更直观。 选择一个时钟区将会显示所有I/O组、时钟相关的资源以及与其相关的器件资源。 通过可用资源与其物理关系的探索，区域时钟规划过程变得更容易。