赛灵思公司（Xilinx, Inc.）推出业界应用最广泛的集成软件环境（ISE）设计套件的最新版本ISE 9.1i。新版本专门为满足业界当前面临的主要设计挑战而优化，这些挑战包括时序收敛、设计人员生产力和设计功耗。除了运行速度提高2.5倍以外，ISE 9.1i还新采用了SmartCompile 技术，因而可在确保设计中未变更部分实施结果的同时，将硬件实现的速度再提高多达6倍。同时，ISE 9.1i 还优化了其最新65nm Virtex-5 平台独特的ExpressFabric技术，可提供比竞争对手的解决方案平均高出30%的性能指标。对于功耗敏感的应用， ISE 9.1i还可将动态功耗平均降低10%。

这一革命性的技术得益于赛灵思Synplicity超高容量时序收敛工作组（Xilinx-Synplicity Ultra High-Capacity Timing Closure Task Force）的工作成果。 该技术提供了业界领先的生产力提升能力，可保证最快的时序收敛路径，并且优化了赛灵思领先的Virtex系列和Spartan-3新一代FPGA器件产品的功耗和性能。 

“对于少许设计更改来说，特别是在设计周期的后期，快速的设计实施速度和可预测的时序结果极为重要。”领先的定制汽车系统供应商德国Harmon/Becker 汽车系统有限公司负责制图平台的高级技术专家Jochen Frensch说：“对于较小的设计变更，XST (Xilinx Synthesis Technology) 的综合技术可保留设计未改变部分的名称，而SmartGuide技术在实施过程中可保持高达99%的设计实现不变，因此我们可以发现实施的运行速度越来越快。ISE 9.1i中新采用的SmartGuide技术提供了巨大的优势。” 

生产力提高

对于当今最先进的设计来说，花费时间最多的是每次做少量修改时都要对整个设计进行重新实施。这种再实施既浪费时间，还面临与修改没有直接关系的部分被破坏的风险。赛灵思 SmartCompile技术利用以下技术来解决这些问题：

分区（Partition）技术：利用剪切-粘贴功能自动准确保持现有布局和布线，将设计再实施所需要的时间平均缩短2.5倍，从而把设计周期后期进行的少量设计更改而带来的影响降到最小。

SmartGuide技术：通过采用此前设计实施已完成的结果，可将少量设计修改再实施所需要的时间平均缩短一半。

SmartPreview技术：用户可以中止并重新恢复布局布线过程，并保存中间结果来评估设计状态。通过预览实施过程中生成的信息，如布线状态和时序结果，用户不必等待整个实施过程结束就可以做出重要的折衷方案。

由于运行速度提升高达6倍，再加上精确的设计分区保持以及设计实施过程中更高的可视性，SmartCompile技术将设计生产力提升了一个数量级。 对于具有挑战性的设计来说，这些成绩还不包括前面提到的2.5倍运行速度的提高。

通过一系列用户界面的增强，ISE 9.1i还简化了FPGA设计人员的操作。这些增强包括： 

Tcl命令控制台使设计人员可轻易地从ISE图形用户界面转换到命令行环境。 

源代码兼容性功能可识别重建结果所必需的文件，并支持导入和输出，方便源代码控制。 

时序收敛速度加快

ISE 9.1i设计工具的新功能基于ISE Fmax技术，旨在为高密度、高性能、基于Virtex-5的设计提供无与伦比的性能和时序收敛性能。集成的ISE 9.1i时序收敛流程大大增强了物理综合及优化技术，因而可提供更高质量的结果。优化的布线算法可最有效地利用65nm ExpressFabric技术的对角线对称互连资源，将延迟降到最小，并全面发挥Virtex-5平台的高性能特点。 

“对于FPGA设计人员来说，时序收敛是最重要的问题，新版本ISE软件极大地简化并加快了这一过程，” 赛灵思公司设计软件部副总裁Bruce Talley说，“我们的ISE SmartCompile技术解决了当今设计人员面临的最难解决的几大挑战，使他们能够在更短的时间内获得更高的性能，同时减少反复设计的次数，提高设计效率。对我们的用户来说，同样有吸引力的是在不牺牲总体性能的情况下，ISE 9.1i还可以使他们能对低功耗设计要求进行优化。”

整个ISE 9.1i软件套件的基础架构是一个已扩展的时序收敛工具环境，也可以说是一个虚拟“时序收敛工具舱”，支持约束输入、时序分析、平面布局规划和报告视图之间的直观交叉探查（cross-probing），因此设计人员可以更容易地分析时序问题。ISE 9.1i集成时序收敛流程集成了增强的物理综合工具，改善了综合和布局时序间的时序相关性，从而可以获得质量更高的结果。

功耗优化

XST技术和布局布线功能所提供的功耗优化功能可使Spartan-3系列FPGA产品的动态功耗平均降低10%。XST提供了功耗敏感的逻辑优化，可对乘法器、加法器和BRAM块进行宏处理。物理实施算法采用功耗优化的布局策略以及器件内电容较低的网络，可以在不牺牲性能的情况下将功耗降到尽可能低。