全球可编程平台领导厂商赛灵思公司日前宣布推出 ISE 13.4设计套件。该设计套件可提供对 MicroBlaze 微控制器系统 (MCS) 的公共访问功能、面向 28nm 7 系列 FPGA 的全新 RX 裕量分析和调试功能，以及支持面向 Artix-7 系列和 Virtex -7 XT 器件的部分可重配置功能。
MicroBlaze MCS 可显著简化微控制器设计
MicroBlaze MCS 是赛灵思 LogiCORE IP核解决方案的新成员，可为赛灵思客户提供交钥匙微控制器解决方案。它包含 MicroBlaze 处理器、用于程序和数据存储的本地存储器，以及紧密耦合的 GPIO、时钟、中断控制器和其它标准外设。
MCS 得到了众多赛灵思 FPGA 系列器件的广泛支持，经预配置可帮助硬件开发人员简化部署工作。不仅软件开发人员会发现一些熟悉的工具，诸如赛灵思软件开发套件 (SDK)、命令行 gcc、赛灵思微处理器调试器 (XMD) 和与较大型处理器配置使用相同标准的MicroBlaze API，而且硬件开发人员也将欣慰地发现，除了得到Cadence、Mentor和赛灵思仿真解决方案的支持外，MicroBlaze 处理器和所有的赛灵思嵌入式 IP 核现在还得到了 Synopsys VCS 仿真器的支持。MicroBlaze MCS 现包含在ISE 设计套件的所有版本和 ISE WebPACK 中，并与 AutoESL™ 高级综合工具 v2011.4 版兼容。
全新 RX 裕量分析工具
ISE 13.4 版中提供的 ChipScope Pro 工具现提供一款 RX 裕量分析工具，可帮助工程师优化信号质量，降低设计误码率 (BER)。RX 裕量分析工具采用二维眼图扫描统计算法，可以通过交互方式实时地或者在运行后处理过程中表征和优化信道质量。
第四代部分可重配置功能
PlanAhead 工具现可提供支持面向 Artix-7 和 Virtex-7 FPGA 的部分可重配置功能。部分可重配置功能可以动态地重配置逻辑模块，同时不影响其他逻辑的运行。这就意味着设计人员可使用 Artix-7 和 Virtex-7 XT 器件构建高度灵活的系统，能够在运行过程中更换功能或者进行远程更新。此外，部分可重配置功能还可让设计人员通过充分利用时间复用的优势，即采用尺寸更小、数量更少的器件，减少板级空间和最大限度地降低比特流的存储要求，最终降低成本和设计尺寸。采用更小和更少的器件还可降低系统功耗，而更换出高耗能任务则能够最大限度地降低 FPGA 的动态功耗。这标志着赛灵思首次可面向从低成本到高端的所有7系列 FPGA产品提供部分可重配置功能。
赛灵思软件和工具市场营销高级总监 Tom Feist 指出：“随着硬件设计越来越多地使用点对点总线，以更快的传输速度发送更大型的数据包，因此设计工程师应该更加重视这类设计所要求的质量、误码率和裕量等。提升设计人员的工作效率仍然是赛灵思的重中之重。ISE 13.4 设计套件可进一步丰富和简化我们的开发工具，确保它们的简便易用性，并为在这些设计中部署我们整个 7 系列 FPGA 提供支持。”
扩展对 7 系列 FPGA 的支持
ISE 13.4 设计套件是首个支持 Artix-7 和 Virtex-7 XT FPGA 系列的公开版本。
Extends Support for 7 Series FPGAs
ISE Design Suite 13.4 is the first public release supporting the Artix-7 and Virtex-7 XT FPGA families.
Artix-7 FPGA 具有业界最低的功耗和成本，可广泛应用于消费类 3D 电视、多功能打印机、数码单反相机、汽车驾驶员辅助和信息娱乐、低功耗手持通信、医疗内窥镜、手持超声设备以及工业系统监控和控制等大批量市场的需求。所有的 28nm 赛灵思器件均具有灵活混合信号 (AMS) 功能，故设计人员可运用此业界最为灵活的通用模拟接口定制各种应用，从简单的控制与排序到诸如线性化、校正和滤波等信号处理强度更大的任务。
Virtex-7 XT 器件采用高性能收发器、数字信号处理器 (DSP) 和 BRAM 可提供最高处理带宽。Virtex-7 XT 器件前所未有地集成了多达 96 个 10G Base KR 背板功能串行收发器，DSP性能高达 5.3 TMAC ，并内置有67Mb 的内部存储器和超过 100 万个逻辑单元。Virtex-7 XT 系列采用赛灵思具有革命性创新的堆叠硅片互联技术 (SSI) 将多个晶片集成到单个芯片中，与多芯片解决方案相比，单芯片解决方案的芯片间单位功耗带宽可提高100倍。
PlanAhead 工具可显著提高用户生产率
赛灵思ISE PlanAhead 设计和分析工具是一种可用于设计创建、分析、布局和实现的综合性开发环境。PlanAhead 工具采用独特的 front-to-back 环境，能够为设计周期的每一个阶段 —— RTL 开发、IP 集成、验证、综合、布局布线 —— 提供设计分析功能，从而加速量产进程。采用该工具，可减少费时费力的设计迭代，快速权衡功耗、资源利用和性能要求。前端的设计分析和设计保护流程可确保流程间的时间恰到好处，对用户充分发挥新型 7 系列器件的功能具有至关重要的意义。
PlanAhead 工具目前可针对赛灵思 7 系列 FPGA 提供公共访问功能，不仅能够提升工作效率，帮助用户快速完成设计，而且其具备的智能时钟门控技术还能大幅降低功耗。此外，其现在为Artix-7 FPGA 和 Virtex-7 XT FPGA 提供的团队设计流程与第五代部分可重配置技术也可精减所使用器件的数量和尺寸，进而降低功耗、改进系统的升级能力。
