All Programmable FPGA、SoC和3D IC的全球领先供应商赛灵思公司(Xilinx, Inc. (NASDAQ:XLNX) )日前宣布首次面向所有用户全面开放其新一代设计环境Vivado™设计套件2012.2，该版本现已向目前所有质保期内的ISE^®设计套件用户免费提供。Vivado设计套件2012.2的发布分为两个阶段，首轮发布致力于加快C语言和RTL的实现速度;第二轮发布则着重加快系统级功能的集成速度。该版本提供了高度集成的设计环境(IDE)和全新一代系统到IC工具， 其中包括高层次综合、具有业界最佳System Verilog支持的RTL综合、革命性创新的分析型布局布线，以及高级SDC时序引擎，使开发人员能够将设计实现速度提高达四倍，大大提升了他们的设计生产力。

　　Vivado 设计套件加速RTL实现

　　考虑到当今的设计规模大、复杂性高的特点，开发人员面临着多重设计挑战，难以实现自动化设计收敛。Vivado设计套件2012.2的布局布线技术采用各种分析技巧加速实现周期，为多种同步的设计参数(包括拥塞、总线长和时序等)进行最佳优化。针对复杂设计，和ISE设计套件相比，Vivado设计套件2012.2将性能提升了15%(相当于提升了一个速度等级)。性能的提升不仅扩大了赛灵思在中端产品系列的领先优势，使其性能领先竞争器件3个速度等级，同时在高端产品系列提供了更好的性能功耗比， 在低端各个产品系列提供了更佳的性能。

　　EVE公司CEO、总裁兼创始人Luc Burgun指出：“作为Vivado设计套件早期试用计划的一员，我们非常高兴看到赛灵思把ASIC级的工具带到FPGA产业。凭借其先进的布局布线算法和精密的设计分析环境，Vivado设计套件能大幅提升我们的设计生产力，并为我们的产品快速上市带来莫大的优势。”

　　Vivado 设计套件加速C语言实现

　　随着Vivado 设计套件通用版本的发布，赛灵思还针对All Programmable 7系列 FPGA和Zynq™-7000 EPP SoC器件推出Vivado高层次综合(HLS)工具，继续延续其在电子系统级(ESL)设计领域的领先地位。Vivado HLS 将免费提供给目前保质期内的 ISE 设计套件DSP版本和系统版本的用户。设计人员通过将C、C++或System C代码综合到RTL中，能够快速探索出复杂算法的实现架构。Vivado HLS与系统生成器(System Generator)完美集成在一起，能够创建出快速仿真模型，支持视频、图像、雷达和基带无线电等应用的快速开发。Vivado HLS不仅能加速算法实现，还能将验证时间缩短多达1万倍，并通过支持RTL微架构探索改进系统性能。

　　中兴(中国)通讯公司中心研究院数据中心总工程师刘衡祁表示：“在FPGA设计中，我们经常用C语言快速搭建系统级模型，完成关键算法和架构上的验证。但如何将C语言快速高效地转化为硬件描述语言，一直是我们面临的一道难题。现在有了赛灵思 Vivado高层次综合工具，此问题得到了有效的解决。我们近期在一个产品项目中用C语言实现了关键算法，随后用赛灵思的Vivado HLS工具成功将C代码直接转换成了Verilog。我们在赛灵思器件中对功能和性能进行了验证，结果表明Vivado HLS高层次综合工具在FPGA设计流程中非常实用。”　　

　　整合赛灵思联盟计划(Xilinx Alliance Program)

　　为进一步提高设计生产力，赛灵思持续与不断增加的主要赛灵思联盟计划成员开展协作，共同确保IP核均得到验证， 设计工具及时推出以不断丰富ISE 设计套件和Vivado设计套件工具。这种合作对Vivado设计套件第二阶段的推出也很关键。Vivado设计套件第二阶段将推出一种互动设计与验证环境Vivado IP 集成器(Vivado IP Integrator)，和Vivado IP 封装器(Vivado IP Packager)。该器件使赛灵思、第三方IP提供商以及最终客户能够将IP核、模块或完整设计封装在一起，并配套提供各种约束、测试平台和技术文档。

　　供货情况

　　保质期内的ISE设计套件逻辑版本和嵌入式版本的用户将免费获得全新的Vivado设计套件版本，ISE设计套件DSP版本和系统版本的用户也将免费获得全新的Vivado设计套件系统版本。

　　赛灵思将于明年初Vivado设计套件第二阶段发布的时候， 推出加速集成的新功能和方法。